Aceleración criptográfica
Un bloque hardware dedicado acelera el mecanismo post-cuántico de encapsulación de claves.
- FIPS 203 · ML-KEM
I+D en microelectrónica y semiconductores
Criptografía
post-cuántica
integrada en
sistemas RISC-V
CIPHER desarrolla un coprocesador criptográfico para proteger las claves, el arranque y las comunicaciones durante todo el ciclo de vida del dispositivo, con una protección frente a ataques físicos evaluada en laboratorio.
01 / Misión
Protección criptográfica
durante el ciclo de vida
Los dispositivos conectados pueden permanecer operativos durante años. Su seguridad debe mantenerse desde la fabricación hasta la retirada.
Los futuros ordenadores cuánticos podrían comprometer parte de la criptografía utilizada actualmente. CIPHER prepara el hardware para mantener protegida la información durante toda la vida útil del dispositivo.
CIPHER integra aceleración post-cuántica y gestión segura de claves en un coprocesador compatible con el ecosistema RISC-V.
La protección abarca la personalización, el aprovisionamiento, el arranque, la gestión segura de claves, el mecanismo de encapsulación de claves post-cuánticas y la respuesta ante fallos críticos.
La tecnología se orienta a sistemas conectados e IoT de larga duración en ámbitos como la industria, la energía y la agricultura. Su diseño toma como referencia el esquema europeo EUCC y el Reglamento de Ciberresiliencia (CRA).
CIPHER integra protección post-cuántica en hardware RISC-V y la extiende al ciclo de vida del dispositivo.
CIPHER / 2025—202602 / Arquitectura
Aceleración criptográfica
integrada en X-HEEP
CIPHER incorpora bloques dedicados para las transformadas NTT/INTT, junto con un TRNG, utilizados por la criptografía post-cuántica en una plataforma RISC-V basada en X-HEEP. El prototipo sobre FPGA permite integrar el coprocesador y conectarlo al entorno ChipWhisperer para evaluar su resistencia frente a ataques físicos. Además, la arquitectura queda acondicionada para la integración de aceleradores dedicados como AES y SHA-3.
Acelerar. Bloques dedicados de AES, SHA-3, NTT/INTT y TRNG amplían el sistema de procesamiento.
02Integrar. La IP de CIPHER se conecta al sistema abierto X-HEEP mediante buses e interfaces estándar.
03Evaluar. La instrumentación ChipWhisperer permite realizar pruebas de canal lateral e inyección de fallos.
Tecnologías de base
RISC-V define la arquitectura abierta del conjunto de instrucciones. X-HEEP proporciona la plataforma de microcontrolador configurable sobre la que se integra y prototipa CIPHER.
03 / Capas de seguridad
Funciones críticas
protegidas desde el hardware
En CIPHER, la seguridad no depende de un único algoritmo. La aceleración criptográfica, la gestión de claves, el arranque verificado y la generación de entropía forman una arquitectura de protección común.
Claves y raíz de confianza
El material criptográfico se genera, almacena y aprovisiona de forma segura durante la vida del dispositivo.
- Generación + almacenamiento
- Personalización
- Aprovisionamiento
Arranque e integridad
El diseño de la cadena de arranque permite verificar el firmware y proteger su integridad antes y durante la ejecución.
- Arranque seguro
- Firmware firmado
- Atestación de integridad
Generación de entropía hardware · TRNG
Un generador de números aleatorios verdaderos aporta entropía física para las operaciones criptográficas y la generación segura de claves.
- TRNG
- Fuente física de aleatoriedad
04 / Validación física
Validación experimental
de la seguridad hardware
CIPHER se somete a análisis de canal lateral —mediciones indirectas del comportamiento físico del chip— para detectar fugas de información, comprobar las contramedidas y evaluar el prototipo.
TEST VECTOR LEAKAGE ASSESSMENTTVLA / T-TEST
|t|4.5
En una evaluación TVLA, un valor absoluto de t igual o superior a 4,5 indica una fuga estadísticamente detectable.
01Caracterizar amenazasCanal lateral · Inyección de fallos
02Diseñar contramedidasHardware + software
03Medir las fugasTrazas eléctricas + test estadístico
04Evaluar la resistenciaEvidencia de laboratorio
Resultado experimental
Evaluación de las contramedidas
Los ensayos comparan la operación NTT sin contramedidas, con shuffling y con la combinación de shuffling y masking para medir cómo reducen la fuga estadísticamente detectable.
Gráfica 01
TVLA de primer orden durante la operación NTT
Fuga observada en las trazas. Sin shuffling, la medición supera el umbral de 4,5; con la contramedida se mantiene por debajo en este ensayo.
Gráfica 02
Evolución del valor máximo |t| durante la operación NTT
Evolución del resultado. Tras un millón de trazas por grupo, el máximo pasa de 6,108 sin shuffling a 4,267 con la contramedida.
Gráfica 03 · Shuffling + masking
TVLA de primer orden durante la operación NTT
Contramedidas combinadas. La aplicación conjunta de shuffling y masking reduce el máximo |t| de 6,108 a 3,755 en este ensayo.
Gráfica 04 · Shuffling + masking
Evolución del valor máximo |t| durante la operación NTT
Evolución con protección combinada. Tras un millón de trazas por grupo, el resultado con shuffling y masking se mantiene en 3,755, por debajo del umbral TVLA de 4,5.
Lectura del ensayo
El shuffling reduce el máximo |t| a 4,267. Al combinarlo con masking, el valor desciende hasta 3,755. Ambas configuraciones se mantienen por debajo del umbral TVLA de 4,5 en las pruebas realizadas.
05 / Ciclo de vida
Seguridad durante
el ciclo de vida
Los mecanismos de seguridad se aplican desde la fase de diseño y aprovisionamiento inicial hasta la operación y retirada del dispositivo.
Diseño
Requisitos de seguridad, análisis de amenazas y preparación para la certificación.
Producción
Establecimiento de la raíz de confianza, personalización y generación segura de claves.
Despliegue
Aprovisionamiento de identidad y puesta en servicio controlada.
Operación
Arranque seguro, comunicaciones, reconfiguración y actualizaciones.
Retirada
Retirada del dispositivo y final del ciclo de vida.
06 / Desarrollo
De los requisitos
a la validación en FPGA
El desarrollo de CIPHER se organiza en cuatro fases: definición de requisitos, diseño funcional, implementación de la IP y validación del prototipo.
- 01Analizar
Requisitos
Caracterizar los casos de uso, seleccionar los algoritmos PQC, identificar las amenazas físicas y definir las restricciones hardware.
- 02Diseñar
Diseño funcional
Definir la arquitectura de la IP coprocesadora, el software BoM y las contramedidas de seguridad física.
- 03Implementar
Integración de la IP
Incorporar los aceleradores criptográficos, la gestión de claves, las contramedidas y los mecanismos de personalización.
- 04Validar
Prototipo en FPGA
Comprobar la integración, el rendimiento y las restricciones hardware, y evaluar la resistencia frente a ataques físicos.
07 / El proyecto
Desarrollo tecnológico
y validación de seguridad
CIPHER reúne a OdinS y la Universidad de Murcia para combinar desarrollo de hardware, investigación criptográfica y validación experimental.
OdinS
Coordina CIPHER y lidera la integración del coprocesador, la gestión de claves, el prototipado en FPGA y la estrategia de comercialización.
Universidad de Murcia
Participa en la selección de algoritmos PQC, el diseño de contramedidas y las pruebas de canal lateral e inyección de fallos en laboratorio.
ProgramaICV/ME · PERTE Chip
Periodo2025—2026
ResultadoIP de coprocesador criptográfico
DemostradorFPGA · RISC-V · X-HEEP
Título oficial del proyecto
CIPHER: Criptografía post-cuántica Integrada para Procesadores de Hardware Eficiente basados en RISC-V y su ciclo de vida.
Proyecto financiado por la Unión Europea — NextGenerationEU en el marco del Plan de Recuperación, Transformación y Resiliencia de España.